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                        基于FPGA的可复用通信接口设计

                        [10-21 14:24:02]   来源:http://www.mkld.icu  EDA/PLD   阅读:9999

                         

                        概要:又可能会 造成不满足功能需要或成本要求等。FPGA技术的迅速发展使得接口问题有了好的解决方案。例如,现有的高?#38405;?#25509;口IP?#26696;?#36895;物理I/O的 FPGA,可满足10Gb/s以上的通信系统的要求?#27426;?#19988;用FPGA解决接口不兼容器件间的通信问题。因此本文 将提出一种新的基于FPGA 的SPI 接口设计方法。SPI(Serial Peripheral Interface)串行外设接口总线[1]?#19988;?#31181;同步全双工串行通信接口总线。由于其连线 简单使用方便,?#23454;?#21040;广泛应用。在实际开发应用中,若主控制器无SPI接口或需要与多个具有SPI接口的 外设通信,就要使用主控制器的I/O口通过软件来模拟,这就在很大程度上限制了其应用且给数据传输带来 不便。在FPGA技术迅速发展的时代,解决这个问题最方便的办法就是集成一个SPI核到芯片上。这里根据?#21040;?#36890;用的SPI总线的标准,设计一种可复用的高速SPI总线。设计过程中很多变量都采用参 数?#38382;劍?#20855;体应用于工程实践时根据实际需要更改?#38382;?#21363;可,充分体现了可复用性。2、 SPI 总线原理SPI 总线由四根线组成:串行时钟线(SCK),主机输出从机输入线(MOSI),主机输入从机输出线(MISO), 还有一根是从机选择线(SS),它们在与总线相连的各个设备之间传送信息,其连接

                        基于FPGA的可复用通信接口设计,http://www.mkld.icu

                          摘要:集成电路设计越来越向系统级的方向发展,解决模块间的接口问题显得尤为重要。 SPI 串行总线?#19988;?#31181;常用的标准接口,其使用简单方便而且占用系统资源少,应用相当广泛。 本文将介绍一种新的通用的SPI 总线的FPGA 实现方法。

                          1、引言

                          长期以来,外围设备与主机CPU速度之间的不匹配始终困扰着人们,影响了计算机系统更迅速的发展。 随着计算机处理能力及存储规模的迅速增长,这个问题表现得更加突出。虽然已经采取了各种软、?#24067;?#30340; 方法,?#27426;?#22320;改善着CPU与I/O设备之间的接口?#38405;堋H欢?#22312;许多应用中接口问题依然是制约系统?#38405;?#30340; 瓶颈。对于特定的设计,设计者面对纷繁芜杂的接口标准,一般根据系统所需的成本及功能选择合适的标 准产品,这可能导致接口标准冲突和引起互用性问题;或许重新选择与接口兼容的标?#35745;?#20214;,但又可能会 造成不满足功能需要或成本要求等。

                          FPGA技术的迅速发展使得接口问题有了好的解决方案。例如,现有的高?#38405;?#25509;口IP?#26696;?#36895;物理I/O的 FPGA,可满足10Gb/s以上的通信系统的要求?#27426;?#19988;用FPGA解决接口不兼容器件间的通信问题。因此本文 将提出一种新的基于FPGA 的SPI 接口设计方法。

                          SPI(Serial Peripheral Interface)串行外设接口总线[1]?#19988;?#31181;同步全双工串行通信接口总线。由于其连线 简单使用方便,?#23454;?#21040;广泛应用。在实际开发应用中,若主控制器无SPI接口或需要与多个具有SPI接口的 外设通信,就要使用主控制器的I/O口通过软件来模拟,这就在很大程度上限制了其应用且给数据传输带来 不便。在FPGA技术迅速发展的时代,解决这个问题最方便的办法就是集成一个SPI核到芯片上。

                          这里根据?#21040;?#36890;用的SPI总线的标准,设计一种可复用的高速SPI总线。设计过程中很多变量都采用参 数?#38382;劍?#20855;体应用于工程实践时根据实际需要更改?#38382;?#21363;可,充分体现了可复用性。

                          2、 SPI 总线原理

                          SPI 总线由四根线组成:串行时钟线(SCK),主机输出从机输入线(MOSI),主机输入从机输出线(MISO), 还有一根是从机选择线(SS),它们在与总线相连的各个设备之间传送信息,其连接方式如图1。


                          图1.SPI总线示意图

                          SPI 总线中所有的数据传输由串行时钟SCK 来进行同步,每个时钟脉冲传送1 比特数据。SCK 由主机产 生,是从机的一个输入。时钟的相位(CPHA)与极性(CPOL)可以用来控制数据的传输。CPOL=“0”表示SCK 的静止状态为低电平,CPOL =“1”则表示SCK 静止状态为高电平。时钟相位(CPHA)可以用来选择两种 不同的数据传输模式。如果CPHA =“0?#20445;?#25968;据在信号SS 声明后的第一个SCK 边沿有效。而当CPHA=“1” 时, 数据在信号SS声明后的第二个SCK 边沿才有效。因此,主机与从机中SPI 设备的时钟相位?#22270;?#24615;必须 要一致才能进行通信。

                          SPI 可工作在主模式或从模式下。在主模式下,每一位数据的发送/接收需要1 ?#38382;?#38047;作用?#27426;?#22312;从 模式下, 每一位数据都是在接收到时钟信号之后才发送/接收。1个典型的SPI系统包括一个主MCU和1 个或几个从外围器件。

                          3、设计原理

                          Verilog HDL ?#19988;?#31181;?#24067;?#25551;述语言,他可以用来进行各种级别的逻辑设计,可以用来进行数字逻辑系统 的仿真验证、时序分析和逻辑综合等,应用十分广泛。本文使用Verilog设计 SPI接口模块,实现可IP复用 的通用结构。根据SPI总线原理,可用几个功能模块来实现微处理器与从设备之间的双向数据传输。

                          3.1. 系统架构设计

                          根据SPI 总线的原理,本设计的SPI Master同SPI协议兼容,在主机侧的设计相当于wishbone总线[2]规 范兼容的slave设备,总体架构可分为以下3个功能模块[3]:Clock generator、Serial interface、Wishbone interface

                          3.2. 模块设计

                          3.2.1 .时钟产生模块spi-clgen设计

                          SPI时钟分?#30340;?#22359;中的时钟信号的来源是外部系?#31243;?#20379;的时钟clk_in,模块会根据各个不同接口的时钟 分频因子寄存器,产生相应的时钟输出信号clk_out。由于SPI没有应答机制,为了能够保证时序的可靠性, 特别设计了一个无论对于奇分频还是偶分频?#23478;?#24120;可靠的时?#30001;?#25104;模块产生传输所需要的串行时钟。

                          此模块重点考虑了奇分频的情况,为了节省资源对奇分频的做改动同时也能实现偶分频的情况。对输入主 时钟的同步奇整数分频,可以简单地用一个Moore机来实现,编码采用Moore机增加了可靠性。

                          master核系统输入时钟clk-in通过divider分频产生clk-out,通过改变divider的值,可以实现?#25105;?#20998;频的时钟 输出[4]。其频?#26102;?#36798;式如下:


                          用verilog语言描述时钟产生模块,用ISE综合后,其生成电路如图2所示。



                          图2.时钟产生模块电路

                          3.2.2. 串行接口模块spi-shift设计

                          数据传输模块是SPI的核心模块。此模块负责把并行进来的数据串行传出,串行进来的数据并行传出。 本文设计的shift与通常的SPI移位模块设计不同,原因在于这里考虑了寄存器的复用,以使用较少?#24067;?#36164;源 来增大一次传输数据的位数,从而提高数据传输的整体速?#30465;?#23545;于并行进来的数据位宽比较长,比如128 位的数据时,为了提高传输的速度,本文设计工作中牺牲了资源改进了以前的保守的SPI模块。SPI Master 核在主机侧作为slave设备接收数据,同时作为master设备发送数据。此模块verilog代码经ISE综合后如图3 所示。

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